高速 RS 编译码器的设计与硬件实现技术

项目 1. 56G PAM4 芯片的前向纠错码（FEC）设计开发 针对 IEEE802.3 标准中的（544，514）RS 码，开发超高速 RS 编 — 345 — 译码器，速率达到几十到几百 Gbps。 项目 2. 面向单通道 224G+bps 速率的高性能 FEC 纠错技术项目 当前现有单通道 SerDes 速率已经提升到 112Gbps，采用的 FEC 技术为 RS(544,514)， 当未来速率提升至 224G+bps 时，现有 FEC 技 术面临性能不足的技术风险。本项目从信息论出发，探索以太领域单 通道 224G+bps 场景高性能 FEC 算法架构和技术演进方向，突破现有 FEC 算法性能瓶颈并实现关键技术预埋，构筑技术壁垒、成为业界技 术标杆。 （三） 关键技术 1. 基于 BM 算法和 WB 算法新型 RS 译码算法 2. 融合 FFT 算法的 RS 编译码算法 3. 新型编译码器实现架构 技术成熟度： □概念验证 原理样机 □工程样机 □中试 □产业化 合作方式： □联合研发 □技术入股 □转让 □授权（许可） 面议 — 346 —