基于FPGA的硬件仿真加速器研制

技术要求：4亿门级GPU仿真主频达到5MHz以上 1.仿真规模可扩展，支持10亿门以上ASIC设计的硬件加速仿真； 2.仿真主频可达5MHz以上，不低于2MHz； 3.支持原型验证模式和硬件仿真加速模式； 4.支持全自动综合编译，10亿门规模设计，综合编译时间不超过24小时； 5.支持原型验证模式断点保存，硬件仿真加速模式现场恢复； 6.支持自动级联，任何版本无需手动更改连线； 7.支持VGA、HDMI、DP/eDP显示接口的软件显示； 8.多板级联资源利用率可达到65%以上，平均资源利用率不低于60%； 9.支持全信号采集和波形实时查看和组合触发条件查看； 10.支持无需人工干预的全自动分割技术，以及人工干预优化的半自动分割技术； 11.支持多用户设计隔离，资源动态分配； 12.支持Ethernet、DDR、PCIE、GPIO、FMC转接等丰富的接口； 13.支持PCIE、DDR降速桥； 14.支持性能验证，全芯片包含各接口IP的时钟频率等比降频； 15.支持与主流调试工具集成，用户友好的调试界面，支持FSDB、VCD等多种波形数据格式，与现有EDA工具兼容； 16. TDM时分复用与交换多模互连硬件架构。